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Thèses et mémoires

Des thèses et mémoires de nos étudiants sont conservés et consultables dans Papyrus, le dépôt institutionnel de l'Université de Montréal.

 

 

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1997 Vérification des propriétés temporelles des interfaces matérielles à l'aide de la programmation logique avec contraintes
1993 Application de machines à états étendues à la vérification et à la synthèse du matériel
2001 Integrating MDG variable ordering in a VHDL-MDG design verification system
2001 Un générateur CP pour la vérification temporelle des contrôleurs d'interfaces
1991 Un modèle de simulation au niveau des commutateurs à contrôle réparti
1993 Analyse des systèmes modulaires asynchrones avec délais à intervalle fixe
2001 Compositional verification using interface recognizers/suppliers (IRS)
1997 Logiciel pour la vérification par simulation de la spécification de haut niveau de systèmes matériels
1991 Un modèle de simulation basé sur les graphes de contraintes hiérarchiques
1989 Système de conception symbolique pour circuits intégrés à très grande échelle
1997 Construction des machines à état abstrait à partir des modèles VHDL
1999 Méthode de simulation aléatoire guidée par un algorithme génétique pour la vérification du design de circuits numériques
1995 Modèles des portes logiques pour l'analyse de délai par la méthode de réduction des intervalles
1989 Un simulateur distribué de circuits intégrés à synchronisation mixte
2002 Waveform narrowing : a constraint-based framework for timing analysis
1990 Une méthode efficace pour la compaction bidimensionnelle de circuits intégrés
1999 Modèles et algorithmes pour la simulation des systèmes à temps réel
2000 Timing verification of interface specifications and controllers
1996-03 Un outil pour la spécification de matériel et la génération de modèles exécutables
2000 ACTC - une algèbre de processus temporisée pour la spécification et vérification d'interfaces matérielles
2002 Synthèse de EFSM observatrices à partir de spécifications HAAD
1992 Compaction hiérarchique bidimensionnelle de circuits intégrés
1992 Une méthode de gestion du processus de design des circuits intégrés
1990 Fault-tolerant sorting networks
1992 Génération de vecteurs de test pour circuits combinatoires par observabilité transversale
1999 Bounding of switching activity in logic circuits
1996 Multiway decision graphs and their applications in automatic formal verification of RTL designs
1999 Model checking for a first-order temporal logic using multiway decision graphs
2001 Model reductions in MDG-based model checking
2021-06 Self-supervision for data interpretability in image classification and sample efficiency in reinforcement learning
Number of results : 1474